Implementação de Circuitos Lógicos Combinacionais  a Nível de Transistores

Jeff Beasley
[email protected]
Department of Engineering Technology
New Mexico State university
and
William Hudson
[email protected]
Department of Electrical and Computer Engineering
Kansas State University
Tradução : Rômulo Oliveira Albuquerque

Abstract: Este paper apresenta uma técnica para criar circuitos combinacionais CMOS usando transistores MOSFET discretos.O material é adequado para uso em  cursos introdutórios  de circuitos. Os transistores NMOS e PMOS são usados como aproximações de chaves ideais.  . Incluído no paper estão exemplos  de vários circuitos lógicos implementados  a nível de transistores junto  com um método de implementação de circuitos logicos combinacionais  .Os exemplos  mostram também como os circuitos lógicos podem ser simulados a nivel de SPICE incorporando modelos típicos  de parâmetros.O paper conclui com uma discussão usando o CI 4007, um  arranjo de transistores  encapsulados, para implementação de circuitos lógicos. 

 Dispositivos logicos  CMOS (Complementary Metal-Oxide Semiconductors) são os dispositivos mais comumente usados  hoje em dia em circuitos de  alta densidade, desde microprocessadores complexos , circuitos de processamento de sinais a circuitos de comunicação. . A estrutura do CMOS é muito popular por causa do seu baixíssimo consumo de potência, altas velocidades de operação e facilidade de implementação a nível de transistores. Estudantes de cursos introdutórios de eletronica aprendem facilmente a operação dos dispositivos CMOS  através de simples exercicios e construindo  circuitos combinacionais simples tais como porta  E, NAND,OU , NOU  e inversores.Estes circuitos são construido  usando  MOS canal N e MOS canal P conectados  el ligações complementares.

Os transistores  complementares , canal P e canal N  são usados para conectar  a saída do dispositivo para  alinha de +VDD ou terra (VSS) para uma dada combinação de entrada.De uma forma simplificada , os transistores MOSFET podem ser tratados como chaves Isto é adequado para uma simples introdução de circuitos CMOS   ondede velocidades de chaveamento, atrasos  de propagação, tempos de subida e de descida são de pouco interesse.

Esquematicamente  transistores  MOSFET são identificados usando três possiveis simbolos esquemáticos. Estes simbolos são mostrados na Fig1 para ambos os dispositivos     canal N (NMOS ) e canal P (PMOS ).

O simbolo esquematico mostrado na Fig1a mostra   dreno(D), gate(G) fonte(S), e corpo(B)  . O corpo ( bulk),também chamado substrato , é mostrado sem conexão neste simbolo equematico  mas deve ser apropriadamente conectado antes  da fonte ser ligada.

MOSFET   Regra  #1 -  As conecões do substrato para  transistores  MOSFET  são normalmente ligadas   na linha de alimentação O substrato de transistores canal P  é ligado à linha de  V_DD  e o substrato de  transistores canal N  à linha de V_SS ( normalmente o terra ).

Os simbolos esquematicos  mostrados na  Fig. 1 (b)  mostram  transistores  MOSFET canal N e canal P quando  a conexão fonte  substrato foi curto circuitada  (V_SB = 0.0 V).Estes simbolos são normalmente  usados  na  documentação de circuitos   CMOS analogicos

Os símbolos esquemáticos da  Fig. 1 (c)  mostram  transistores  MOSFET  canal N e canal P.Neste caso  a conexão  do substrato não é indicada .Notar também que o gate  é diferente para os transistores  canal N e canal P . O transistor canal P tem uma "bolha "  no gate .  O dispositivo de cana  N não tem a "bolha".A presença ou ausência  da "bolha " na entrada do gate é usada  para indicar que nível lógico é usado para fazer o transistor conduzir .A presença  da "bolha " no dispositivo  de canal P indica  que este dispositivo deve ter um nível lógico baixo aplicado no gate  para fazer o transistor conduzir,  enquanto a ausência  da "bolha "  no  dispositivo canal N  indica que para fazer este  transistor conduzir deve ser aplicado um nível lógico alto este estado . Estes símbolos lógico são mais usados na documentação de circuitos lógicos digitais.As  conexões do substrato são quase sempre conectadas  às  linhas de alimentação ( VDD e VSS ) de acordo com a regra #1 .

O transistor MOSFET  tem  três  principais regiões ( modos ) de operação  corte, saturação e região triodo . Na região triodo, a tensão entre dreno e fonte é próxima de zero, quando a tensão entre  gate e fonte é V_DD - V_SS. Por exemplo,  em um sistema de 5V a queda de tensão entre  dreno e fonte , V_DS , é próxima de zero ( na realidade   na faixa de 0,1V )  quando a tensão gate  fonte ( V_GS ) aproximasse de 5V Na região de corte, a corrente de dreno , I_DS, é  próxima de zero (isto é,  a resistência  dreno- fonte aproxima-se de infinito  - circuito aberto). Desta forma  os terminais  de fonte  e dreno de um   MOSFET podem ser tratados  como uma chave  ideal  alternando entre aberta ( corte )  (cutoff) e fechada( região triodo ) .Porém , há  uma limitação no uso de  transistores MOSFET como chaves ideais. 

MOSFET Regra#2 - Para operar adequadamente como chave ideal , O MOSFET canal  p deve e ser conectado à linha de mais alto potencial positivo, enquanto o transistor MOSFET canal n deve ser conectado à linha de potencial mais negativo.

Criar  estruturas AND e OR usando transistores MOSFET  é facilmente realizado colocando os transistores NMOS e PMOS  de um  jeito ou do outro  em série  (AND)  ou paralelo (OR) como mostrado na   Fig. 2 and 3.  Mostrado nas  Fig. 2 (a) and (b) estão dois transistores  MOSFET ligados em série. O caminho singular  em ambas as estruturas  define a operação "AND". Indicados nas  Fig. 3 (a) and (b) estão dois  transistores MOSFET ligados em paralelo . Os caminhos em paralelo  das correntes representa a estrutura "OR". 

Fig. 2 (a) Estrutura NMOS para representar  função  "AND"  (b)  Estrutura PMOS para representar  função  "AND"

Fig. 3 (a)  Estrutura NMOS para representar  função  "OR"(b)  Estrutura PMOS para representar  função  "OR"

A fig 4  mostra  uma estrutura  "AND" nmos com  a fonte de M1 conectada ao terra (MOSFET Rule #2) .Um nmos é ligado ( turn-on )  quando um nível lógico alto é aplicado ao gate.A expresão logica para o circuito mostrado na  Fig. 4 é F=(A.B) significando que  a saida  F é  baixa se  A e B são  altos. Isto é chamado de estrutura  analoga. Se as entradas A e B estão em  nivel logico alto, então  o nó de saída  da estrutura ""AND" seerá conectada ao terra ( um nível lógico baixo ) .Se  qualquer uma das entradas A ou B estiver em nível lógico baixo, então não haverá  um caminho para o terra  pois ambos os  transistores MOSFET não estão ligados  ( turned-on) Na tecnologia   CMOS  uma estrutura usando par complementar de transistores ( canal p e canal  n ) é necessaria para conectar  o nó de saida à linha oposta de alimentação A expressão  e a configuração com transistores  da estrutura complementar é obtida aplicando o teorema de DeMorgan. Um metodo para criar estruturas completas CMOS é descrito na parte IV. 

Construir um  inverso CMOS necessita  somente de um transistor NMOS e de um PMOS. O transistor NMOS  providencia  a conexão  da chave para  o terra  quando  a entrada  é um nível lógico alto, enquanto o transistor PMOS providencia a ligação para  V_DD  quando  a entrada está em nível lógico baixo.Isto é consistente com a Regra#2  A configuração com transistor de um inversor  CMOS está indicada na  Fig. 5.

O seguinte  processo de projeto (1) providencia um método  para obter  uma estrutura de transistores CMOS combinacional  dado a expressão funcional ( Booleana )O método é baseado no uso de conceitos logicos misturados.As variáveis de entrada  deverão ter um designado nível de declaração ( isto é, Declarado baixo  ou declarado alto ) 

Em projetos CMOS , duas estruturas de transistor ( uma pmos  e uma nmos ) são necessárias  para a implementação de  expressões  lógicas .Em sistemas logicos , a expressão análoga define  o que é necessário  para gerar  o nivel de declaração da  saída  requerida .A expressão  complementar , obtida aoplicando  o teorema de DeMorgan, define a estrutura complementar Estas duas expressões , a analoga e a cmplemetar, são então usadas  para criar a redxe de transistores para o circuito CMOS O procedimento é descrito  a seguir em 5 etapas.

1. Identificar  o nível "mais comum" de entrada , examinando  os níveis de declaração de entrada Isso exige  que a declaração dos níveis de entrada sejam definidos .Uma variável de entrada  contendo  um conflito é tratada como se  tivesse o nível de declaração oposto.O nivel de entrada" mais comum " será um ou outro, " baixo" ou "alto". Isto é determinado contando o numero de declarações  altas ou declarações  baixas das entradas  após  ajustar as entradas em conflito..

2. O nível de entrada "mais comum "  é usado para especificar  o tipo de transistores  usados para implementar uma estrutura análoga. 

3. Se não há  um nivel de entrada "mais comum"  então selecionar  o nivel de entrada  que seja o  nivel oposto do nivel de declaração de saída .I.
4.(a) Criar a estrutura  de  transistores analogos  diretamente  da expressão logica  funcional.Usar  o tipo de transistor  especificado  na parte 2 para criar a estrutura.
4.(b)A estrutura  complementar  é criada  aplicando  o teorema de DeMorgan à expressão analoga. O tipo de transistor  é oposto ao usado na parte  4(a).
5. Montar a estrutura  análoga e complementar  para criar  o circuito equivalente com CMOS.Em alguns casos , um inversor deveser adicionado à saída para  corrigir  o nivel de declaração de saída .

Exemplo 1:

Dado F=(A.B). Ambas  entradas A e B  são definidas para declarar nível alto enquanto a saída  é definida para declarar  baixo . Essa expressão  lê: : a saída  é declarada baixa  quando   as entradas A e B são ambas declaradas [passo 1] Determinar o nível de entrada  mais comum.Entradas A e B ambas declaradas altas  e nenhuma  entrada  tem um conflito desta forma  o nível de entrada mais comum é alto . [passo 2]Transistores  NMOS  devem ser usados para criar a estrutura análoga.Notar que  isto é uma  estrutura tipo "AND". Os transistores NMOS  são conectados em série para o terra  como indicado na  Fig. 6(a). [passo 4] . aplicando  o teorema de DeMorgan 

pra a expressão  funcional  resultará

Neste caso , transistores PMOS  são usados para criara a

. . 

Fig. 6 A estrutura análoga (a) e complementar  (b) para o exemplo 1

Fig. 7  O circuito  completo   com transistor para realizar a fexpressãoF=(A.B)

Dado: F=(A.B)_H. As entradas A and B são definidas  para declarar  alto  e a saída é  definida para declarar  alto. Esta expressão  é lida: a saída é declarada alta quando ambas as  entradas  A e B são declaradas.  asserted high  [passo 1]. Determinar o nível de entrada mais comum . Entradas A e B  ambas declaradas altas e nenhuma  entrada  tem um conflito desta forma  o nível de entrada "mais comum "é alto . [passo 2] Transistores NMOS devem ser usados para criar  a estrutura análoga.Notar   que ist é uma estrutura tipo  "AND" .Os transistores NMOS são conectados  em série para o terra com o na   Fig. 8(a). [passo 4] Aplicando o teorema de DeMorgan para a expressão  funcional 

resulta:

Neste caso, transistores PMOS são usados para criara a estrutura  complementar.A

 . 

In this case, pmos transistors are used to create the complementary structure. The pmos complementary circuit is an "OR" structure with the pmos transistors providing the switch connection to the V_DD. rail. The complementary structure is shown in Fig. 8(b). [Step 5] The output assertion level must be corrected by adding an inverter to the output. The completed CMOS circuit is shown in Fig. 9.

Fig. 8 The (a) analogous and (b) complementary structures for Example 2

Fig. 9 The Complete Transistor Circuit for Realizing the Expression F=(A.B)_H

The procedures and results for creating the transistor equivalent circuits in Example 1 and Example 2 are the same except that the circuit in Example 2 required the placement of an inverter on the output to correct the assertion level to match desaign specifications. The logic circuit created in Example 1 is commonly called a Positive Logic NAND gate. The logic circuit created in Example 2 is commonly called a Positive Logic AND gate. This procedure can be easily applied to create NOR, OR, XOR, XNOR gates

Given: . Inputs A and C are defined to assert high and input B is defined to assert low. The output is defined to assert high. This expression reads: the output is asserted high when inputs A "OR" B are asserted AND C is not asserted. [Step 1] Determine the most common input level. Inputs A and C both assert high. Input C is conflicted therefore for the purpose of determining the most common input level, C is treated as a low input. Input B is defined to be asserted low and does not contain a conflict therefore the "most common" input level is LOW. [Step 2] PMOS transistors are to be used to create the analogous structure. Notice that the analogous structure contains both an "AND" and "OR" structure. The pmos transistors are connected to the V_DD rail as shown in Fig. 10(a). Input A is defined to be asserted high and a pmos device requires an asserted low input signal therefore the assertion level of A is change to a low to avoid a conflict. This is consistent with mixed logic methods [2] [Step 4] Applying DeMorgan's theorem to the functional expression yields. In this case, nmos transistors are used to create the complementary structure. The nmos complementary circuit contains both an "AND" and "OR" structure with the nmos transistors providing the switch connection to the ground rail. The complementary structure is shown in Fig. 10(b). [Step 5] The output assertion level will be high when the required input assertion levels are met. An inverter on the output is not required. The completed CMOS circuit is shown in Fig. 11.

Fig. 11 The Complete Transistor Circuit for Realizing the Expression

The CMOS logic circuits described in part IV can be simulated using SPICE. Accurate transient response (rise/fall time, propagation delay, etc.) of the circuit can be modeled by incorporating proper fabrication model parameters. MOSIS [3] fabrication parameters have been used in the simulation. It is important to observe that the SPICE simulation is an analog simulation. One can observe the behavior of the transistor networks throughout the entire transition. While this gives an accurate picture of the circuit's analog behavior it is not very fast or practical for large transistor count circuits.

Two SPICE simulations will be discussed in this section. For help with any of the SPICE commands refer to SPICE: A Guide to Circuit Simulation and Analysis Using PSPICE by Tuinenga [4]. The first SPICE simulation will be for a CMOS inverter. The second SPICE simulation will demonstrate the operation of the "NAND" circuit created in Example 1 in part IV. A piece-wise linear approximation is used to model a ramp to the input to the CMOS inverter using the SPICE PWL option. This allows easy observation of the switching points of the device (Fig. 12) and allows observation of the transient current behavior as shown in Fig. 13

* A CMOS Inverter Using 2 Micron Channel Lengths *
* D G S B
MP1 5 1 3 3 CMOSP W=28.0U L=2.0U AS=252P AD=252P
MN1 5 1 0 0 CMOSN W=10.0U L=2.0U AS=90P AD=90P
VIN 1 0 PWL(0 0 100n 5.0 200n 0)
VDD 3 0 DC 5.0
 *
 *The following are fabrication parameters obtained *from the MOSIS service.
 .MODEL CMOSN NMOS LEVEL=2 LD=0.121440U TOX=410.000E-10
+ NSUB=2.355991E+16 VTO=0.7 KP=8.165352E-05 GAMMA=1.05002
+ PHI=0.6 UO=969.492 UEXP=0.308914 UCRIT=40000
 + DELTA=0.262772 VMAX=71977.5 XJ=0.300000U LAMBDA=3.937849E-02
+ NFS=1.000000E+12 NEFF=1.001 NSS=0 TPG=1.000000
+ RSH=33.290002 CGDO=1.022762E-10 CGSO=1.022762E-10
+ CGBO=5.053170E-11 CJ=1.368000E-04
+ MJ=0.492500 CJSW=5.222000E-10 MJSW=0.235800 PB=0.490000
* Weff = Wdrawn - Delta_W
* The suggested Delta_W is 0.06 um
*
.MODEL CMOSP PMOS LEVEL=2 LD=0.180003U TOX=410.000E-10
 + NSUB=1.000000E+16 VTO=-0.821429 KP=2.83164E-05 GAMMA=0.684084
+ PHI=0.6 UO=336.208 UEXP=0.351755 UCRIT=30000
+ DELTA=1.000000E-06 VMAX=94306.1 XJ=0.300000U
+ LAMBDA=4.861781E-02
+ NFS=2.248211E+12 NEFF=1.001 NSS=1.000000E+12 TPG=-1.000000
 + RSH=119.500003 CGDO=1.515977E-10 CGSO=1.515977E-10
+ CGBO=2.273927E-10 CJ=2.517000E-04 MJ=0.528100
+ CJSW=3.378000E-10
 + MJSW=0.246600 PB=0.480000
* Weff = Wdrawn - Delta_W
* The suggested Delta_W is 0.27 um
* .PLOT TRAN V(3) V(2) V(1)
 .TRAN .1n 250n
.PROBE
.END

Fig. 12 . The SPICE Simulation of the Switching Behavior of a CMOS Inverter.

Fig. 13. The SPICE Simulation of the Transient Current Behavior of the CMOS Inverter.

A SPICE Simulation of a CMOS NAND Gate:

* A CMOS NAND gate Using 2 Micron Channel Lengths
*
* D G S B
MP1 4 1 3 3 CMOSP W=28.0U L=2.0U AS=252P AD=252P
MP2 4 2 3 3 CMOSP W=28.0U L=2.0U AS=252P AD=252P
MN1 4 1 5 0 CMOSN W=10.0U L=2.0U AS=90P AD=90P
MN2 5 2 0 0 CMOSN W=10.0U L=2.0U AS=90P AD=90P
VINA 2 0 PULSE(0 5 100ns 5ns 5ns 100n 200ns)
VINB 1 0 PULSE(0 5 205ns 5ns 5ns 200n 400ns)
.TRAN .1n .5u
VDD 3 0 DC 5.0
*
* .MODEL CMOSN NMOS LEVEL=2 LD=0.121440U TOX=410.000E-10
+ NSUB=2.355991E+16 VTO=0.7 KP=8.165352E-05 GAMMA=1.05002
+ PHI=0.6 UO=969.492 UEXP=0.308914 UCRIT=40000
+ DELTA=0.262772 VMAX=71977.5 XJ=0.300000U LAMBDA=3.937849E-02
 + NFS=1.000000E+12 NEFF=1.001 NSS=0 TPG=1.000000
+ RSH=33.290002 CGDO=1.022762E-10 CGSO=1.022762E-10
+ CGBO=5.053170E-11 CJ=1.368000E-04
+ MJ=0.492500 CJSW=5.222000E-10 MJSW=0.235800 PB=0.490000
* Weff = Wdrawn - Delta_W
* The suggested Delta_W is 0.06 um
*
.MODEL CMOSP PMOS LEVEL=2 LD=0.180003U TOX=410.000E-10
+ NSUB=1.000000E+16 VTO=-0.821429 KP=2.83164E-05 GAMMA=0.684084
+ PHI=0.6 UO=336.208 UEXP=0.351755 UCRIT=30000
 + DELTA=1.000000E-06 VMAX=94306.1 XJ=0.300000U
 + LAMBDA=4.861781E-02 + NFS=2.248211E+12 NEFF=1.001 NSS=1.000000E+12 TPG=-1.000000
+ RSH=119.500003 CGDO=1.515977E-10 CGSO=1.515977E-10
+ CGBO=2.273927E-10 CJ=2.517000E-04 MJ=0.528100
+ CJSW=3.378000E-10
+ MJSW=0.246600 PB=0.480000
* Weff = Wdrawn - Delta_W
* The suggested Delta_W is 0.27 um
* .PLOT TRAN V(3) V(2) V(1)
.PROBE
.END

Fig. 14 The SPICE Simulation of a CMOS AND Gate.

Once the logic circuit is designed and verified with SPICE, a CMOS hardware circuit can be created using the CD4007 CMOS transistor array package. The CD4007 contains six transistors, three pmos and three nmos transistors, which includes an inverter pair. The transistors are accessible via the 14-pin DIP terminals. A connection diagram and a schematic of the package are provided in Fig. 15. Proper bulk-substrate connections are already made in the device package.

Fig. 15 The CD4007 Transistor Array Package

A NAND gate (see Fig. 7) can be created using the CD4007 transistor array package by making the connections as shown in Fig. 16. The required connections are shown in red. Notice that there are common gate connections for pmos and nmos devices on Input A, pin 6 and Input B, pin 3. This is a convenient option for creating CMOS Combinational Logic circuits. The output is common to pins 1,5,13.

Fig. 16 An Implementation of a CMOS NAND gate Using the CD4007.

This paper has presented a technique for creating CMOS logic circuits using discrete MOSFET transistors. The design technique provides a systematic method for designing and constructing any reasonably sized CMOS combinational circuit device. The technique assumes that MOSFET devices operate as ideal switches with only an "on" and "off" mode. For simple circuits, the omission of the switching transient behavior is acceptable as long as information regarding the operating speed and propagation delay and drive capability are not needed.