Marcelo Martín >> ingeniería de computadoras -- Trabajos

Marcelo Hugo Martín

Ingeniería - Trabajos

may 02 - feb 03
"UAR Ingeniería"
Consultor

Diseño, implementación y testeo prototipo interfaz entre equipos propietarios e internet. Cliente conecta a microprocesador Rabbit. Puerto serie RS-232, entradas digitales, comando relays, internet.

oct 94 - dic 95
"Telefónica de Argentina"
Becario Rentado | Profesional Junior

Diseño, implementación y testeo programa para probar cables telefónicos. Se usa Lab-View. Clientes conectan a máquina monitor via internet. Monitor usa interfaz IEEE-488 y placa entrada/salida bus ISA para comandar equipos medición y matriz relays.

Al dejar Telefónica el proyecto está en etapa avanzada de implementación. Comanda placa relays, placa entrada/salida e instrumentos. Obtiene resultados medición válidos. Clientes conectan y desconectan sin errores conocidos.

jun 91 - jun 92
"Universidad de California"
Ayudante de Investigación

Diseño, implementación y testeo de prototipo de BORG. BORG consiste en una placa de expansión al bus ISA que contiene cinco FPGAs Xilinx reprogramables. Permite diseño, testeo e implementación de circuitos digitales dentro de la computadora y sin necesidad de prototipado.

Funciona sin errores conocidos.

Documento en citeseer.nj.nec.com: BORG

jun 92 - jun 94
"Universidad de California"
Estudiante | Ayudante de Investigación

Título de tésis: "A reconfigurable Hardware Accelerator for Back-Propagation Connectionist Classifiers".

Diseño, implementación y testeo del prototipo de ACME.

El acelerador permite configurar una red de hasta catorce neuronas.

Se define e implementa red de interconección reconfigurable tipo Clos que permite comunicación entre neuronas, de la interfaz a computadora Sparc, y del software correspondiente.

Este es un trabajo conjunto con otro estudiante. El diseño de las neuronas y el testeo del sistema con cinco neuronas se encuentra en la tésis de máster de Aaron Ferrucci: "ACME: A Field Programmable Gate-Array Implementation of a Self-Adapting and Scalable Connectionist Classifier".

Al terminar la tésis hay cinco FPGAs conectadas a la red de interconección. Otra FPGA funciona como enlace a la computadora Sparc. Funciona sin errores conocidos.

Documento en citeseer.nj.nec.com: ACME

oct - dic 92
"Universidad de California"
Estudiante, dos personas

Simulación de la versión con pipeline del procesador DLX descripto en el libro de Patterson y Hennessy: "Computer Architecture, a Quantitative Approach". La simulación está hecha en Verilog y ejecuta código generado por el compilador dlxcc.

Contribución: varios módulos de software, diseño general, esquemáticos del procesador, chequeo de señales y de datapath. Funciona sin errores conocidos.

abr - jun 91
"Universidad de California"
Estudiante, dos personas

Diseño, implementación y testeo de máquina digital que juega Tetris. Concebida como una máquina de estados finita implementada en dos FPGAs Xilinx XC3020. El argoritmo es sub-óptimo debido a las limitaciones de recursos. Computadora Host genera tipo de pieza y rotación, máquina digital responde donde dejar caer la pieza y con que rotación.

Contribución: diseño de lógica para parte del proyecto. Funciona sin errores conocidos.

oct - dic 91
"Universidad de California"
Estudiante, dos personas

Diseño, implementación y testeo de software y hardware que detecta una señal infrarroja codificada de control remoto y activa LEDs y displays. Simula controlar las funciones básicas de un televisor. Se implementan: encendido y apagado, selección de canales, intensidad de volumen y silencio. Z80.

Contribución: diseño e implementación de hardware. Chequeo de software. Funciona sin errores conocidos.

oct - dic 90
"Universidad de California"
Estudiante, dos personas

Diseño, implementación y testeo de procesador de 8 bits (Acorn VIII) basado en dos AM2903A bit-slices. Diseño implementación y testeo de registros, bus de datos, memoria, control del sistema y ALU. Diseño, implementación y testeo de lenguage assembly. La máquina se simula en una IBM XT. El bus de datos, los registros, la ALU y la memoria se implementan en hardware. El control, el contador de programa y el registro de instrucción residen en la IBM XT.

Se usan herramientas de interfaz para la comunicación entre el emulador/monitor y el hardware del Acorn VIII.

Contribución: Diseño e implementación de hardware. Funciona sin errores conocidos.

ene - mar 92
"Universidad de California"
Estudiante, dos personas

Diseño, implementación, testeo y entrada en competencia de "ratón" que resuelve laberinto para novatos. Dos motores paso a paso conectados a un par de ruedas de plástico, electrónica para el manejo de los motores. Placa con lógica para resolver el problema implementado en un microprocesador y una FPGA. Seis sensores de proximidad detectan paredes del laberinto.

Mino Mouse ganó tercer premio en competencia organizada IEEE. Funciona sin errores conocidos y de acuerdo a la especificación del problema a resolver.

Contribución: diseño e implementación y testeo de la lógica que reside en la FPGA.

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Serial Server may 02 - feb 03 "UAR Ingeniería" Consultor Diseño, implementación y testeo prototipo interfaz entre equipos propietarios e internet. Cliente conecta a microprocesador Rabbit. Puerto serie RS-232, entradas digitales, comando relays, internet. Volver
Banco de Pruebas oct 94 - dic 95 "Telefónica de Argentina" Becario Rentado \| Profesional Junior Diseño, implementación y testeo programa para probar cables telefónicos. Se usa Lab-View. Clientes conectan a máquina monitor via internet. Monitor usa interfaz IEEE-488 y placa entrada/salida bus ISA para comandar equipos medición y matriz relays. Al dejar Telefónica el proyecto está en etapa avanzada de implementación. Comanda placa relays, placa entrada/salida e instrumentos. Obtiene resultados medición válidos. Clientes conectan y desconectan sin errores conocidos. Volver
BORG jun 91 - jun 92 "Universidad de California" Ayudante de Investigación Diseño, implementación y testeo de prototipo de BORG. BORG consiste en una placa de expansión al bus ISA que contiene cinco FPGAs Xilinx reprogramables. Permite diseño, testeo e implementación de circuitos digitales dentro de la computadora y sin necesidad de prototipado. Funciona sin errores conocidos. Documento en citeseer.nj.nec.com: BORG Volver
Tesis de Master jun 92 - jun 94 "Universidad de California" Estudiante \| Ayudante de Investigación Título de tésis: "A reconfigurable Hardware Accelerator for Back-Propagation Connectionist Classifiers". Diseño, implementación y testeo del prototipo de ACME. El acelerador permite configurar una red de hasta catorce neuronas. Se define e implementa red de interconección reconfigurable tipo Clos que permite comunicación entre neuronas, de la interfaz a computadora Sparc, y del software correspondiente. Este es un trabajo conjunto con otro estudiante. El diseño de las neuronas y el testeo del sistema con cinco neuronas se encuentra en la tésis de máster de Aaron Ferrucci: "ACME: A Field Programmable Gate-Array Implementation of a Self-Adapting and Scalable Connectionist Classifier". Al terminar la tésis hay cinco FPGAs conectadas a la red de interconección. Otra FPGA funciona como enlace a la computadora Sparc. Funciona sin errores conocidos. Documento en citeseer.nj.nec.com: ACME Volver
Simulación DLX oct - dic 92 "Universidad de California" Estudiante, dos personas Simulación de la versión con pipeline del procesador DLX descripto en el libro de Patterson y Hennessy: "Computer Architecture, a Quantitative Approach". La simulación está hecha en Verilog y ejecuta código generado por el compilador dlxcc. Contribución: varios módulos de software, diseño general, esquemáticos del procesador, chequeo de señales y de datapath. Funciona sin errores conocidos. Volver
Tetris Digital abr - jun 91 "Universidad de California" Estudiante, dos personas Diseño, implementación y testeo de máquina digital que juega Tetris. Concebida como una máquina de estados finita implementada en dos FPGAs Xilinx XC3020. El argoritmo es sub-óptimo debido a las limitaciones de recursos. Computadora Host genera tipo de pieza y rotación, máquina digital responde donde dejar caer la pieza y con que rotación. Contribución: diseño de lógica para parte del proyecto. Funciona sin errores conocidos. Volver
Receptor IR oct - dic 91 "Universidad de California" Estudiante, dos personas Diseño, implementación y testeo de software y hardware que detecta una señal infrarroja codificada de control remoto y activa LEDs y displays. Simula controlar las funciones básicas de un televisor. Se implementan: encendido y apagado, selección de canales, intensidad de volumen y silencio. Z80. Contribución: diseño e implementación de hardware. Chequeo de software. Funciona sin errores conocidos. Volver
Procesador oct - dic 90 "Universidad de California" Estudiante, dos personas Diseño, implementación y testeo de procesador de 8 bits (Acorn VIII) basado en dos AM2903A bit-slices. Diseño implementación y testeo de registros, bus de datos, memoria, control del sistema y ALU. Diseño, implementación y testeo de lenguage assembly. La máquina se simula en una IBM XT. El bus de datos, los registros, la ALU y la memoria se implementan en hardware. El control, el contador de programa y el registro de instrucción residen en la IBM XT. Se usan herramientas de interfaz para la comunicación entre el emulador/monitor y el hardware del Acorn VIII. Contribución: Diseño e implementación de hardware. Funciona sin errores conocidos. Volver
Mino-Mouse ene - mar 92 "Universidad de California" Estudiante, dos personas Diseño, implementación, testeo y entrada en competencia de "ratón" que resuelve laberinto para novatos. Dos motores paso a paso conectados a un par de ruedas de plástico, electrónica para el manejo de los motores. Placa con lógica para resolver el problema implementado en un microprocesador y una FPGA. Seis sensores de proximidad detectan paredes del laberinto. Mino Mouse ganó tercer premio en competencia organizada IEEE. Funciona sin errores conocidos y de acuerdo a la especificación del problema a resolver. Contribución: diseño e implementación y testeo de la lógica que reside en la FPGA. Volver