Implementación en VHDL del
microprocesador ARM9
Resumen
El presente proyecto consistió en la implementación de un CORE compatible con el juego de instrucciones de los procesadores ARM8/9. La arquitectura utilizada la ARMv4 y el diseño ha sido descrito usando VHDL. El corazón del CORE es una estructura completamente pipeline de 5 etapas, lo cual aumenta notablemente la velocidad. Se realizó una validación exhaustiva del diseño combinando la herramienta VHDL-Simili con otras aplicaciones creadas exclusivamente para tal fin, generando así un entorno de simulación apropiado para un diseño de estas características, y que además resultó ser bastante flexible. Tras finalizar con éxito la fase de simulaciones, se realizó un prototipo de pruebas utilizando la FPGA Virtex XC800 de Xilinx, junto con un periférico especialmente concebido para poder desarrollar el test de campo (fotografía anterior). Por último, el diseño fue sintetizado usando la librería para standard cell AMS 0.35u, y se creó el layout de la mega-celda.
Datos del Proyecto
Proyecto realizado para la obtención el título de Ingeniero Superior de Telecomunicación, en la Escuela Superior de Ingenieros de Sevilla.
Tutor: Jonathan Noel Tombs
Autor: Francisco Javier Jurado Carmona
Calificación: MATRÍCULA DE HONOR (10)
Comienzo: Octubre-2001
Finalización: Marzo-2002
Artículos publicados en congresos nacionales e internacionales
Relacionados con el trabajo desarrollado en el transcurso del proyecto, se han redactado los siguientes artículos
“Implementación en VHDL de un CORE compatible con el microprocesador ARM, usando una arquitectura pipelined” (aceptado en JCRA’2002)
“Implementation of a fully pipelined ARM compatible microprocessor core” (aceptado en DCIS’2002)
Ambos artículos están comprimidos en un mismo archivo, y están disponibles en la zona de descarga situada en la parte inferior de la página.
Ficheros VHDL
Los ficheros con la descripción del microprocesador ARM9 no están disponibles en esta página. Si alguien está interesado en ellos, debe ponerse en contacto con nosotros exponiendo claramente la finalidad para los que dichos ficheros son requeridos.
Layout de una megacelda del procesador
El objetivo de este proyecto era la generación de un CORE compatible con los microprocesadores ARM8/9, para la posterior obtención de una celda de librería para diseño de ASICs. El diseño ha sido sintetizado a puertas standard-cell utilizando synopsys. y el layout producido para las celdas de AMS de 0.35u se ha realizado utilizando silicon ensemble. El resultado obtenido ocupa un área total de 2.4x2.4mm, y puede alcanzar una frecuencia máxima de 33 MHz.
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