// DSCH 2.1e , Flat Verilog
// 3/10/2001 19:40:08
// example

module example( clk1,out1);
 input clk1;
 output out1;
 wire i0w1,i0w2;
 and and31(out1,clk1,clk1,clk1);
endmodule

// Simulation parameters
// clk1 CLK 10 10
